условные переходы в mips

[rvp74]

Если спросить у гугля про условные переходы в MIPS процессоре, то все ссылки ведут на образовательные сайты

Comments

[32bit_me]

Судя по этому: http://www.mrc.uidaho.edu/mrc/people/jff/digital/MIPSir.html там всё нормально с условными переходами.

[rvp74]

а здесь на https://en.wikipedia.org/wiki/MIPS_instruction_set
всего две (с целочисленными регистрами). Остальные псевдоинструкции.

[rvp74]

Ага. То меньше чем 0. А сравнение регистров не вижу в обоих наборах.
Что касается "меньше чем 0" Это еще более простая операция чем проверка на равенство. Поэтому архитекторы также могут поместить вычисления условия в стадию декодирования.

[32bit_me]

Ну да, так оно. А зачем вдруг MIPS понадобился, если не секрет?

[ramlamyammambam]

Вот здесь официальная документация: https://www.imgtec.com/mips/architectures/mips32/

Архитектура MIPSr5: https://www.imgtec.com/?do-download=the-mips32-instruction-set-v5-04

Архитектура MIPSr6: https://www.imgtec.com/?do-download=the-mips32-instruction-set-v6-05

В архитектуре MIPSr5 (и предыдущих) есть только команды сравнения с нулём, например BLTZ: Branch on Less Than Zero.

В архитектуре MIPSr6, разработанной за последние несколько лет, система команд была существенно переработана. В частности, появились команды сравнения пары регистров типа BLTC (меньше, знаковое) и BLTUC (меньше, беззнаковое).

[rvp74]

спасибо за информацию.
C удивлением обнаружил там 4-х стадийный конвеер. А куда делась стадия декодирования?

[ramlamyammambam]

Вообще-то архитектура MIPS не определяет длину конвейера. Встречаются реализации с длиной конвейера от 2 до 9 стадий и больше. Всякий раз микроархитектура оптимизируется под конкретную задачу или технологию. В учебниках обычно описывается пятистадийный конвейер как самый понятный.