Ранее я постил реализацию сдвига вправо на верилоге. Но нашел у себя в архиве более раннюю свою реализацию в logisim.
В отличии от реализации в прошлом посте, в этой реализации  есть сдвиг в обе стороны. Причем без дублирования логики сдвига.


( Read more... )

Классические книги по компьютерной архитектуре потихоньку заменяют MIPS на RISC-V:

1)
Computer Organization and Design RISC-V Edition: The Hardware Software Interface (The Morgan Kaufmann Series in Computer Architecture and Design) 1st Edition

2)
Computer Architecture: A Quantitative Approach ("The sixth edition of this classic textbook is fully ( Read more... )

https://www.sifive.com/products/coreplex-risc-v-ip/u54-mc/

U54-MC Coreplex IP is the world’s first RISC-V based 64-bit quad-core application processor, supporting full-featured operating systems such as Linux. The U54-MC Coreplex’s high-performance and ( Read more... )

Попытался разобраться с Traversable в Хаскелле. Но понял что надо начать хотя бы с "Аппликативных функторов". Начал смотреть последних и набрел на следующую статью ( Read more... )

Если спросить у гугля про условные переходы в MIPS процессоре, то все ссылки ведут на образовательные сайты ( Read more... )

arm проигрывает RISC-V в читаемостиВчера вечером пытался c помощью objdump -d найти место, в котором вызывается dlsym c нужной мне строкой ( Read more... )

https://github.com/michg/riscv32_lcc

Последние исправления в руководство можно найти здесь:

https://github.com/riscv/riscv-isa-manual

Это исходники руководства в tex формате.
Так что есть возможность видеть историю изменений.

Я тут разбираюсь с системными вызовами на Risc-V. ECall как-то слабовато документировал. Да и MRET местами не без вопросом, поэтому полез в исходники эмулятора spike.
Если опустить делигирование прерываний и исключений то логика выглядит следующим образом:

state.pc = state.mtvec;

state.mepc = epc;

state.mcause = t.cause();

if (t. ( Read more... )

наконец-то удалось запустить под  эмулятором (spike) 32битную risc-v программу ( Read more... )